Verilog程式與語法問題

最近我設計一組程式 但其中我有寫一個解碼器 但我發現 當輸入S0這次跟上次一樣時 他就不會有輸出呢
我有想過有 i f 跟 case 結合 但我不是很懂這2個語法要怎麼結合 有人可以跟我說嗎  新手不好意思 ><

下面我寫的解碼器


module Decoder(S0,CLK,D1,D2,D3,D4);
input [3:0] S0;
input CLK;
output D1,D2,D3,D4;
reg D1,D2,D3,D4;

always @ (posedge CLK)
...

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chenwutai

有點奇怪, 你這個寫法似乎是blocking , 如果要用clock 敲過, 是否改用non-blocking 較好?

i100179398 發表於 2013-9-9 11:26 PM

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"當輸入S0這次跟上次一樣時 他就不會有輸出呢"

不太懂你這句話的意思  是指輸出沒變?

以經解決了  但還是謝謝你喔  ...

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i100179398

"當輸入S0這次跟上次一樣時 他就不會有輸出呢"

不太懂你這句話的意思  是指輸出沒變?

還有一個問題 原code可以直接寫成

always @ (posedge CLK)
begin
   {D4,D3,D2,D1} <=  S0;
end

如果我沒看錯的話@@
太久沒寫XDD